IBM verbessert Prozessor-Cache
eDRAM bringt schnellere Verarbeitung bei geringerem Platz- und Strombedarf.
14. Februar 2007
Dem Cache-Speicher auf bis zu drei Levels verdanken moderne Prozessoren einen guten Teil ihrer Leistungsfähigkeit. Bisher kommt dazu in fast allen Designs statisches RAM in relativ grossflächigen Anordnungen mit 6 Transistoren pro Speicherzelle zum Einsatz (6T-SRAM). IBM will dies ändern: Mit "Embedded Dynamic RAM" (eDRAM) wird nur noch ein Transistor benötigt.
Damit der DRAM-Speicher (10 Nanosekunden) im Vergleich zum prinzipiell schnelleren SRAM (1 ns) ähnliche Zugriffszeiten erreicht, setzt IBM für das eDRAM auf die SOI-Fertigungstechnik mit einem 45-Nanometer-Prozess, der ab 2008 produktiv zur Verfügung stehen soll. Mit diesem Verfahren soll eDRAM eine Zugriffszeit von 1,5 Nanosekunden erreichen.
Mit eDRAM werden bei gleichbleibendem Flächen- und Strombedarf Multicore-Prozessoren mit mehr Cache und damit höherer Leistung möglich. Konkrete Produkte hat IBM bei der eDRAM-Präsentation an der Solid State Circuits Conference aber nicht angekündigt. (ubi)
Damit der DRAM-Speicher (10 Nanosekunden) im Vergleich zum prinzipiell schnelleren SRAM (1 ns) ähnliche Zugriffszeiten erreicht, setzt IBM für das eDRAM auf die SOI-Fertigungstechnik mit einem 45-Nanometer-Prozess, der ab 2008 produktiv zur Verfügung stehen soll. Mit diesem Verfahren soll eDRAM eine Zugriffszeit von 1,5 Nanosekunden erreichen.
Mit eDRAM werden bei gleichbleibendem Flächen- und Strombedarf Multicore-Prozessoren mit mehr Cache und damit höherer Leistung möglich. Konkrete Produkte hat IBM bei der eDRAM-Präsentation an der Solid State Circuits Conference aber nicht angekündigt. (ubi)
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